Baranismen
Üye
- Katılım
- 22 Ekim 2023
- Mesajlar
- 77
Bir de VR2, T0 ve T1 zamanını düzenliyor, VR1 de normal rate'i. VR1'in direnci artırmam gerekecek şu anki şemaya göre.
LFO Devre Tasarımı hk
- Konuyu başlatan Baranismen
- Başlama tarihi
-
- Etiketler
- ne555 devresi potansiyometre ses
Mikro Step
Kıdemli Üye
- Katılım
- 25 Eylül 2022
- Mesajlar
- 5,894
Iki direncten sadece saseye giden direnci kaldirip atacak yerine zeneri baglayacaksin. Aynen ilk verdigin semadaki gibi.
Baranismen
Üye
- Katılım
- 22 Ekim 2023
- Mesajlar
- 77
Hocam iki direnci 9V girişe eklemiştim, Zener ise GND ile 1k'lık çıkış direnci arasında, yerini mi değiştireyim? Şema da o şekilde çünkü.
Benzer konular
Çevrimiçi personel
-
taydinTimur Aydın
Forum istatistikleri
Bu sayfayı paylaş
Son kaynaklar
-
EMC BASKI DEVRE TASARIMINDA ELEKTROMANYETİK UYUMLULUK KURALLARIPCB çizerken her bir eleman ve yolların çizim kuralları
- latcakir
- Güncellenme:
-
windows güncellemelerini kapat win10-11windows güncellemelerini kapat win10-11
- latcakir
- Güncellenme:
-
Turkiye Elektrik Muhendisleri Odasinin yayinladigi kitaplarTurkce dokuman yok deniyor ya.
- Mikro Step
- Güncellenme:
-
Turkiye Elektrik Muhendisleri Odasinin yayinladigi kitaplarTurkce dokuman yok deniyor ya.
- Mikro Step
- Güncellenme:
-
Son profil mesajları
hakan8470 wrote on Dede's profile.
Dedecim bu gul mu karanfil mi? Gerci ne farkeder onu da anlamam. Gerci bunun anlamini da bilmem
